台积电量产 5 倍光罩尺寸先进封装：给 AI 芯片再“加宽一条车道”

当单颗芯片的制程进步越来越难、越来越贵，把更多芯粒“拼”在一块大基板上，就成了算力继续上涨的现实路径。台积电在最新一次财报电话会上宣布，5 倍光罩尺寸的先进封装已经量产，且良率“非常优秀”。

一分钟速览

• 台积电董事长兼 CEO 魏哲家在第三财季（2026 年 7 月至 9 月）财报电话会上宣布，已量产 5 倍光罩尺寸先进封装；
• 他称良率“非常优秀”，并强调目前除台积电外尚无其他企业能做到这一规模；
• 台积电正在开发 9 倍光罩尺寸封装，并朝 14 倍光罩尺寸推进；
• 公司计划到 2029 年将 CoWoS 扩展至 14 倍以上光罩尺寸；
• 面对英特尔的 EMIB 等竞争方案，魏哲家表示若客户在竞争对手处拿不到足够产能，台积电已做好准备；
• 他强调首要任务是确保客户产品顺利上市，为此要提供最佳技术并保障足够产能。

“光罩尺寸”到底在说什么

光罩尺寸可以简单理解为芯片制造中一次曝光所能覆盖的面积单位。而 AI 芯片与高性能计算芯片，越来越依赖把多个计算芯粒、高带宽内存等封装在同一块大型基板上。封装面积越大，能容纳的算力、内存容量与互连密度通常越高——但良率也越难保证，因为面积越大，任何一处微小缺陷都可能让整块封装报废。因此，“把封装做到 5 倍光罩尺寸并且良率优秀”，本身就是一项难度极高的工艺成就，而不是简单的“面积翻倍”。

为什么封装成了算力竞争的前线

这一轮 AI 硬件竞赛里，先进封装已经与先进制程同等重要。原因很直接：训练与推理需要把大量计算资源与高带宽内存紧密耦合，单颗芯片受制于面积与良率成本，很难无限放大；而通过先进封装把多颗芯粒与内存堆叠在一起，可以在可控成本下继续提升系统级性能。此前已有报道显示，5.5 倍光罩尺寸的 CoWoS 进入高量产阶段，多家 AI 客户产品的良率稳定超过 98%，部分甚至达到 99%。换句话说，封装产能的松紧，直接决定了 AI 加速卡能不能按时交付。

“随时救场”的姿态

魏哲家在会上没有直接点名竞争对手，但表态相当明确：如果客户在别处拿不到足够的先进封装产能，台积电会做好准备接手。这句话的潜台词是，先进封装目前仍是稀缺资源，而供给侧的话语权相当集中。对芯片设计公司来说，这意味着在产品规划阶段就必须把封装产能一并考虑进去；对整条供应链而言，谁能在更大尺寸封装上把良率做稳，谁就握住了 AI 算力扩张的闸门。

下一站：更大、更密

从 5 倍到 9 倍、再到规划中的 14 倍光罩尺寸，路线图已经写得很清楚：短期内封装面积仍会持续变大。但尺寸越大，热管理、翘曲控制与互连密度带来的挑战也越尖锐。AI 芯片的竞争，正在从“谁的晶体管更小”，逐步转向“谁能把更多晶体管和内存稳稳地装进同一个封装里”。