高通把 LPDDR 堆到芯片头顶：AI250 内存带宽 133TB/s，是 AI200 的 18 倍

在 AI 加速卡的世界里，HBM 长期是默认答案：堆得越高、带宽越大，就越像一张“能打”的卡。高通选了一条不那么主流的路——把多层 LPDDR 直接叠在计算芯片上方，让数据搬运的距离从厘米级缩到微米级。周一，这套名为 HBC（High Bandwidth Compute，高带宽计算）的方案在圣迭戈实验室完成了硬件验证。

一分钟速览

• 高通第一代 HBC 完成硬件验证，覆盖完整读写与近存计算能力。
• 方案用多层 LPDDR 垂直堆叠 + 硅通孔互连，计算芯片位于堆叠底部。
• 首代产品 AI250 将提供 133 TB/s 有效内存带宽，是 LPDDR5X 版 AI200 的 18 倍。
• AI250 计划 2027 年上半年出样；第二代 HBC 的 AI300 目标带宽为 AI200 的 54 倍。

为什么不是 HBM

HBM 的思路是把 DRAM 芯片一层层堆起来，再用硅通孔和中介层把带宽送到 GPU 或加速器手边。它性能强，但代价也明显：工艺复杂、产能集中、价格高，而且功耗不低。到了推理阶段，很多任务并不需要训练时那种极限带宽，反而更在意“每瓦能搬多少数据”和“总拥有成本”。

HBC 的取舍正好相反。它用 LPDDR 做堆叠，把计算单元放在堆叠正下方，数据不用横穿整个封装，传输距离缩短到几微米。LPDDR 本身功耗低、供应链成熟，代价是单颗带宽和容量不如 HBM。高通的赌注是：在推理负载上，能效和成本的优势会盖过峰值带宽的劣势。

验证到了哪一步

这次验证用的是早期样品，只有两层 DRAM 堆叠。测试结果显示，其每瓦带宽超过 HBM4 的 5 倍，但还没有达到高通此前公布的 6 倍目标。正式产品预计采用四层堆叠，届时带宽密度还会再上一个台阶。

性能数字方面，第一代 HBC 将为 AI250 加速卡提供 133 TB/s 的有效内存带宽。作为对照，采用 LPDDR5X 的 AI200 是 18 倍差距。按照高通 2026 年 6 月公布的数据中心路线图，AI250 搭载第一代 HBC，AI300 则用第二代，后者的有效带宽设计目标是 AI200 的 54 倍。

这不只是“更快的内存”

把计算放进内存堆叠底部，改变的是整个数据中心的成本结构。推理集群里，电力和散热往往比芯片本身更早触及上限；如果每瓦带宽能提升数倍，同样机架密度下就能塞进更多有效算力，或者在同样算力下把电费压下来。对大规模部署来说，这比跑分更有说服力。

另一层影响在供应端。HBM 的产能长期集中在少数厂商手里，交期和价格都不由买方决定。LPDDR 的供应面更宽，手机、PC、汽车都在用，规模化采购的议价空间更大。高通显然希望把“内存焦虑”变成自己的卖点。

需要泼的冷水

样品验证和量产之间，隔着良率、封装、散热和软件栈四道关。四层堆叠的良率能不能撑起数据中心级别的出货，LPDDR 在长时间高负载下的可靠性是否够用，以及主流推理框架对近存计算架构的适配程度，都还没有公开答案。AI250 要到 2027 年上半年才出样，真正进入客户机架还要更久。

此外，133 TB/s 是“有效带宽”，实际应用能拿到多少，取决于编译器、算子库和模型结构。历史上不少新内存架构败在软件生态，而不是硬件指标。

趋势洞察

AI 推理正在从“把模型跑起来”转向“把每个 token 的成本压下去”。谁能在这个阶段提供更高的每瓦带宽、更稳的供应和更低的总体拥有成本，谁就有机会改写加速卡的份额。高通选择用 LPDDR 挑战 HBM，本质上是在赌推理市场的重心会从峰值性能转向能效比。这个赌注对不对，2027 年首批客户的实际账单会给出答案。