IBM 联手西门子推进「纳米堆叠」：指甲盖塞进上千亿晶体管，性能再涨 50%

一分钟速览

• IBM 与西门子宣布新的研究合作，推进 IBM 今年发布的「纳米堆叠」（nanostack）晶体管架构。
• 合作方向：开发先进虚拟模型，在真正流片之前完成性能建模、设计优化与制造难题求解。
• 纳米堆叠把晶体管垂直堆叠并错位排列，在 7 埃（0.7 纳米）节点下，指甲盖大小可集成近 1000 亿个晶体管。
• 与 2nm 节点相比，同等功耗下性能最高提升 50%，或同等性能下功耗最高降低 70%。
• 首批基于该技术的产品预计还需约 5 年才能由合作伙伴投入生产。

摩尔定律逼近物理极限时，业界一直在寻找「往哪长」的答案。IBM 今年 6 月给出的答卷是「纳米堆叠」：不再把晶体管平铺在二维平面上、靠不断缩小间距来塞更多器件，而是把晶体管垂直堆叠、错位排列，从而在同样的面积里容纳更多晶体管。这次，IBM 找到了西门子，想把这项实验室技术更快推向工厂。

把「设计」和「制造」捆在一起

据 IBM 官方新闻稿，此次合作将结合 IBM 在半导体器件创新上的积累，与西门子在电子设计自动化（EDA）、工艺仿真、光刻优化及先进制造软件方面的能力，加速纳米堆叠技术的开发。双方的具体工作包括开发纳米堆叠的先进虚拟模型，以便在芯片制造之前就对性能建模、优化设计并解决制造难题。

IBM 称，纳米堆叠是「业界首个已知的三维纳米片设计」。在当前的 7 埃（0.7 纳米）节点下，该设计可在指甲盖大小的面积内集成近 1000 亿个晶体管，密度约为 IBM 2021 年发布的 2nm 测试芯片的两倍。更关键的是，它允许在每个堆叠层中使用不同的材料组合，从而独立优化每个晶体管的性能和功耗。

数字背后的意义

IBM 此前公布的研究结果显示，与 2nm 节点相比，纳米堆叠架构在同等功耗下可提升高达 50% 的性能，或在同等性能下降低高达 70% 的功耗。在 VLSI 2026 研讨会上，IBM 还报告了纳米堆叠在 SRAM 上实现 40% 的微缩改进——这一点对 AI 工作负载所需的高带宽内存意义重大。

IBM 研究总监 Jay Gambetta 表示：「我们不只是把晶体管做得更小，而是在重新发明芯片的构建方式。」IBM 硅技术研发副总裁 Huiming Bu 则称，纳米堆叠是一个可扩展的晶体管平台，把器件微缩从二维转向三维，代表了半导体行业的新范式。西门子 EDA IC 组合执行副总裁 Ankur Gupta 强调，要把微缩推进到「埃米时代」，需要在器件物理、EDA 设计软件与制造之间进行紧密协同优化。

趋势洞察

AI 对算力的胃口，正在把「先进制程」从消费电子的性能话题，变成基础设施的生存问题。当单颗芯片的算力增长越来越依赖 3D 堆叠、材料组合和 SRAM 密度这些硬骨头，芯片竞争的胜负手就从「谁的晶体管更小」转向「谁能把设计、工艺和制造软件协同起来」。IBM 负责把架构想到前面，西门子负责把设计工具链铺到产线——这种「研究机构 + EDA 巨头」的组合，正在成为通向埃米时代的标配。不过，首批产品还需约 5 年，短期内它更像是行业的方向灯，而不是货架上的商品。